Dekningsanalyse for RISC-V

Imperas Software Ltd, som blant annet har spesialisert seg på simuleringsløsninger for RISC-V, lanserer nå det første, åpen kilde-baserte SystemVerilog funksjonsdekningsbibliotek for RISC-V kjerner.

Den første lanseringen gjelder for RV32IMC, mens RV64 og andre ratifiserte utvidelser er unde rutvikling og vil også bli lanser som del av den populære riscvOVPsimPlus-pakken med en gratislisens fra Imperas, og som skal dekke både kommersielt og akademisk bruk.

Design Verification (DV) -team bruker dekningsanalyse som en viktig målestokk for fremdrift mot fullføring av verifikasjonsplaner. I et komplekst design som en RISC-V-prosessor er, gir ISA (Instruction Set Architecture) de grunnleggende retningslinjene for funksjonalitet på instruksjonsnivå. Utviklingen av et funksjonelt dekningsbibliotek på instruksjonsnivå i SystemVerilog krever både forståelse av verifiseringsprosessen og de generelle kravene til DV-fellesskapet. Imperas hadde tidligere utviklet disse bibliotekene over tid for å støtte flere kundeprosjekter og brukere av Imperas kommersielle verktøy, for eksempel ImperasDV. Men med den raske veksten i RISC-V-adopsjon og mange nye team som nå påtar seg en kompleks RISC-V-prosessor DV-oppgave for første gang, har det nye RISC-V-verifiseringsfellesskapet et presserende behov for kvalitetsverifikasjons-IP fra en pålitelig kilde.

I dag er SystemVerilog og UVM de mest pålitelige standardene innen SoC og IP-verifisering. SystemVerilog ble tatt i bruk som en standard av IEEE og Accellera basert på Superlog opprinnelig utviklet av Co-Design Automation som inkluderte Imperas grunnlegger og administrerende direktør Simon Davidmann, Peter Flake og Phil Moorby. Historien og utviklingen til SystemVerilog var gjenstand for en presentasjon under ACM (Association for Computing Machinery) prestisjetunge HOPL IV-arrangement i 2021 som arrangeres hvert 10. år. Den fullstendige teksten til presentasjonen, «Verilog HDL and Its Ancestors and Descendants», er tilgjengelig på https://dl.acm.org/doi/10.1145/3386337

- Funksjonsdekning er grunnleggende for alle moderne prosessorverifiseringsplaner; Det markerer fremskritt til prosjektfullføring og utgivelse for prototypeproduksjon, kommenterer Allen Baum fra Esperanto Technologies, Inc., og styreleder for RISC-V International Architecture Test SIG. - Utgivelsen av Imperas SystemVerilog funksjonelle dekningsbibliotek med en fri-bruk-lisens vil nå være til nytte for alle RISC-V-verifiseringsteam og utfyller arbeidet til RISC-V International Architecture Tests SIG, legger han til. Den gratis riscvOVPsimPlus-pakken, inkludert Imperas RISC-V referansemodell, siste testsett og instruksjonsdekningsanalyse, inkludert oppdateringer for de siste RISC-V-ratifiserte spesifikasjonene er nå tilgjengelig på OVPworld på www.ovpworld.org/riscvOVPsimPlus.

Imperas DV RISC-V prosessorverifiseringsteknologi er allerede i aktiv bruk hos mange ledende kunder, hvorav noen har fungerende silisiumprototyper og nå jobber med 2. generasjons design. Disse kundene, partnerne og brukerne spenner over en stor bredde av RISC-V-brukere: Fra åpen kildekode til kommersiell, forskning til industriell, mikrokontrollere til databehandling med høy ytelse. Et utvalg av disse inkluderer for eksempel Codasip, EM Microelectronics (Swatch), NSITEXE (Denso), Nvidia Networking (Mellanox), OpenHW Group, MIPS Technology, Seagate Technology, Silicon Labs og Valtrix Systems, pluss mange andre som ennå ikke er offentliggjort .