Onlinekurs:
Få skikk på VHDL-verifikasjon
Neste uke blir det onlinekurs i VHDL-verifikasjon, og her kan det være mange tips å hente for å spare tid og penger, og samtidig forbedre kvaliteten i FPGA-design.
I gjennomsnitt brukes omkring halvparten av utviklingstiden for en FPGA på verifikasjon. Så her kan det utvilsomt være mye å hente på noen små justeringer, både når det gjelder tid og kvalitet. Så følg med nå.
Emlogic arrangerer nemlig onlinekurs i avansert VHDL-verifikasjon neste uke, nærmere bestemt 5 dager á 4,5 timer 23.-27. februar (tre klasseromsdager er spredt utover fem dager).
Kurset beskrives som en introduksjon til moderne verifiseringsmetodikk generelt – og til UVVM spesielt.
UVVM har vokst raskt som en VHDL-verifiseringsmetodikk i mange år, og brukes nå av henholdsvis mer enn 27 % og 25 % for FPGA og ASIC – uavhengig av språk. Dette skyldes forbedringen i UVVM-utbyttet både i FPGA-kvalitet og utviklingstid.
Litt generelt om kurset finner du her, mens kursinformasjon og påmelding finnes her (eksterne lenker).
