Lær å lage VHDL testbenk Verifikasjons-guru Espen Tallaksen fra EmLogic holder webinar om å lage VHDL testbenk førstkommende torsdag.
Nytt i UVVM for FPGA verifikasjon UVVM (Universal VHDL Verification Methodology) har gjennom årene etablert seg som en praktisk og skalerbar verifikasjonsmetodikk for VHDL-baserte FPGA-design. Her skal vi se på noe av det som er nytt i UVVM.
Lær mer om FPGA-verifikasjon Nå inviteres du til en teknisk workshop innen FPGA-verifikasjon, arrangert av Inventas i samarbeid med Siemens og InnoFour.
KI, autonom EDA og datablad Etter «autonome» EDA-agenter: Neste store gevinst kan bli etterlevelse av databladkrav.
KI fra hype til designhverdag Kan kunstig intelligens gjøre en forskjell innen design og verifikasjon? Det var ett av mange tema som ble tatt opp under FPGA-forum i forrige uke.
Få skikk på VHDL-verifikasjon Neste uke blir det onlinekurs i VHDL-verifikasjon, og her kan det være mange tips å hente for å spare tid og penger, og samtidig forbedre kvaliteten i FPGA-design.
“Superagent” skaper og verifiserer design Ny grense brutt: Verdens første KI-drevne superagent lager og verifiserer design autonomt ut fra fra spesifikasjoner og høøynivå beskrivelser.
