Lær å lage VHDL testbenk Verifikasjons-guru Espen Tallaksen fra EmLogic holder webinar om å lage VHDL testbenk førstkommende torsdag.
KI fra hype til designhverdag Kan kunstig intelligens gjøre en forskjell innen design og verifikasjon? Det var ett av mange tema som ble tatt opp under FPGA-forum i forrige uke.
Få skikk på VHDL-verifikasjon Neste uke blir det onlinekurs i VHDL-verifikasjon, og her kan det være mange tips å hente for å spare tid og penger, og samtidig forbedre kvaliteten i FPGA-design.
UVVM – raskest voksende og støttet av romindustrien Det åpne verifikasjonssystemet UVVM brukes snart av en tredel av alle FPGA-designere i verden, og har fått betydelig oppbakking av den europeiske romorganisasjonen ESA.
