Nytt i UVVM for FPGA verifikasjon UVVM (Universal VHDL Verification Methodology) har gjennom årene etablert seg som en praktisk og skalerbar verifikasjonsmetodikk for VHDL-baserte FPGA-design. Her skal vi se på noe av det som er nytt i UVVM.
FPGA Meetup i Bergen Det blir både gjesteforelesning ved HVL og FPGA Meetup i Bergen tirsdag 10. mars.
Få skikk på VHDL-verifikasjon Neste uke blir det onlinekurs i VHDL-verifikasjon, og her kan det være mange tips å hente for å spare tid og penger, og samtidig forbedre kvaliteten i FPGA-design.
UVVM – raskest voksende og støttet av romindustrien Det åpne verifikasjonssystemet UVVM brukes snart av en tredel av alle FPGA-designere i verden, og har fått betydelig oppbakking av den europeiske romorganisasjonen ESA.
