Utvikling:
Lær å lage VHDL testbenk
Verifikasjons-guru Espen Tallaksen fra EmLogic holder webinar om å lage VHDL testbenk førstkommende torsdag.
Dette er egentlig del 2 av Aldecs webinarserie «Making a Simple VHDL Testbench Step-by-Step», der del 1 ble avholdt for en tid siden, men det er fortsatt mulig å ta en titt på det første webinaret (ekstern lenke) som en forberedelse til neste.
Basert på det grunnleggende som ble diskutert (og DUTen som ble brukt) i del 1 av serien, vil del 2 torsdag 4. juni introdusere registertilgang og bussfunksjonelle modeller (BFMer), og vise deg hvordan du designer forenklede BFM-er for enklere gjenbruk og bedre produktivitet.
Registér deg her: https://lnkd.in/gBKRZfgf
Agenda:
- Registertilgang og BFMer
- Lage gjenbrukbare prosedyrer og forenkle BFMs
- Fullføre testcase
- Interaktiv Demo (debugging med effektive meldinger og rapporter)
- Oppsummering
- Q&A
Den interaktive demonstrasjonen vil vise hvordan strukturert logging, feilhåndtering og fremdriftsrapportering kan forbedre feilsøkingseffektiviteten betydelig. Du vil også se hvordan den universelle VHDL-verifiseringsmetoden muliggjør rask adopsjon av disse teknikkene, spesielt med verktøy som Riviera-PRO som inkluderer forhåndskompilert støtte for UVVM.
Arrangørene vil sende direkte på to tidspunkt 4. juni – kl. 16:00 CEST og 11:00 PDT (20:00 norsk tid) – så man kan henge seg på arrangementet på den tiden som passer best.
