Xilinx med verktøy for SoC
Xilinx lanserer sitt første designverktøy for system-på-en-brikke (SoC). Vivado er en komplett designpakke med IP og systemnivå-verkøy.
Denne artikkelen er 2 år eller eldre
Lanseringen er selskapets støtte til prosessorbaserte SoC-komponenter og er svært forskjellig fra det de har levert tidligere.
I følge Xilinx skal verktøyene «ikke bare øke hastigheten for design av programmerbar logikk og I/O, men også akselerere integrasjon av programmerbare systemer og implementering i pakker med 3D-stablet koblingsteknologi, ARM prosessorsystemer, analog mikset signal og en vesentlig andel av IP-kjerner (intellektuell eiendom).»
Arbeidet startet i 2008 og er et svar på kundekrav om mer produktivitet, raskere tid til markedet og muligheten til å gå lenger enn programmerbar logikk; til programmerbar systemintegrasjon, i følge selskapet.
Eksisterende ISE Design Suite vil fortsatt støttes for kunder som arbeider med Serie 7-komponenter og tidligere generasjoner. Men for FPGA og komponenter mindre enn 28nm, er Vivado eneste valg.
Det integrerte designmiljøet (også kalt IDE) har et nytt avlusingsmiljø (debugging). Det er også et åpent miljø basert på industristandarder som AMBA4 AXI4 interkonnektspesifikasjon, IP-XACT IP pakke metadata, Tool Command Language (Tcl), Synopsys Design Constraints (SDC) med flere.
Vivado vil støtte kombinasjoner av alle typer programmerbar teknologi og kan skaleres opp til 100 millioner ASIC-ekvivalente portdesign.
Verktøyet inkluderer elektronisk systemnivå (ESL) designverktøy for rask syntetisering og verifisering av C-basert algoritmisk IP, standardbasert pakking av både algoritmisk og RTL IP for gjenbruk, standardbasert IP «stitching» og systemintegrasjon av alle typer system byggeblokker, samt verifikasjon av blokker og systemer.
Simulering skal være tre ganger raskere og maskinvare co-simulering skal gi 100 ganger bedre ytelse.
