Opp til 800 Gbps i Ethernet subsystemer
Ny familie med høyhastighets Ethernet kontroller-IP fra Cadence skal muliggjøre superraske Ethernettbaserte subsystemløsninger.
Denne artikkelen er 2 år eller eldre
Cadence Design Systems, Inc. lanserte nettopp sin nye høyhastighets Ethernet kontroller-IP familie, som skal muliggjøre komplette Ethernet subsystemløsninger på opp til 800G, sammen med Cadence SerDes PHY IP i 7nm, 5nm og 3nm prosessnoder.
Den nye lavforsinkelses, høyhastighets IPen er optimalisert for effekt, ytelse og areal (PPA), og betyr en utvidelse av Cadences portefølje med Ethernet kontroller-IP og skal være godt egnet for et bredt spekter av Ethernet-applikasjoner i neste generasjon sky-, kunstig intelligens- og maskinlæringsapplikasjoner, samt 5G infrastruktur.
Flere kundeprosjekter skal allerede være på vei, og selskapet opplyser at det er stor markedsinteresse for den nye produktfamilien. Den nye kontrollerfamilien støtter ulike aggregerte båndbredde for 100G, 200G, 400G og 800G Ethernet og tilbyr følgende:
• Støtte for løsninger med både enkle og flere Ethernet kanaler, og samsvar med spesifikasjoner fra IEEE 802.3 og Ethernet Technology Consortium specifications
• IPen skal gi komplette blokker for mediaaksesskontroll (MAC), fysisk kodelag (PCS), forward error correction (FEC) og fysisk mediumtilkopling (PMA) for en fullstendig arkitektur.
• Integrert FEC-støtte, inkludert RS(528,514), RS(544,514), Firecode og Ethernet Technology Consortium Low Latency RS FEC, skal gi kundene fleksibilitet til å velge den beste opsjonen for deres applikasjonskrav.
Sammen med Cadences ledende 112G/56G og andre Ethernet SerDes PHY IP, skal selskapet tilby komplette subsystemleveranser med integrert PHY og kontroller som gjør kundene i stand til å forenkle integrasjon og strømlinjeforme deres SoC-design, heter det.
De integrerte subsystemene er ifølge selskapet testet på silisium, og skal ha vist seg å gi optimal PPA.
