Nytt åpent verifikasjonsgrensesnitt for RISC-V

Nytt åpen-standard RISC-V Verification Interface (RVVI) skal gi tilpasningsdyktighet og gjenbruk av verifikasjons-IP for et stadig økende økosystem av utviklere.

Publisert

Denne artikkelen er 2 år eller eldre

Imperas Software Ltd., lanserte i dag den offisielle versjon 1.0 av det nye RVVI (RISC-V Verification Interface) som basis for det nye RISC-V verifikasjons-økosystemet.

Det åpne standard ISA (Instruction Set Architecture) til RISC-V har ført til interesse og bruk i optimaliserte prosessorer i nesten alle markedssegmenter og applikasjonsområder. Ettersom systembrikkeutviklere tidligere var begrenset til å ta i betraktning et fåtall begrensede mainstream IP-kjerner, har designfrihetene knyttet til RISC-V generert betydelig ny interesse for innovasjon, skriver Imperas i en pressemelding. Denne designfriheten er også i ferd med å migrere verifikasjonsansvaret fra noen få IP-leverandører til så og si alle brukere som velger å utforske de nye designmulighetene med RISC-V, heter det. De viktigste økosystemene for vellykket prosessorintroduksjon in massemarkedene har tidligere fokusert på programvare (slik som utviklingsverktøy, kompilatorer og operativsystemer), og maskinvare (EDA verktøy for RTL simulering, syntese på portnivå, og fysisk utlegg). Mens alle ISAer har en rekke unike og spesielle egenskaper, har de to økosystemene med maskinvare og programvare støttet alle. Men ettersom tidligere prosessor-IP-kjerner alle har kommet fra enkeltstående leverandører, har verifikasjonsoppgavene vært gjennomført innomhus med teknikker som har vært vel voktet som forretningshemmeligheter. I tillegg, ettersom «known-good» prosessor-IP var basis utgangspunkt for alle SoC verifikasjonsstrømmer, ble ikke prosessor-IP-kjernene testet av SoC-anvenderne.

Nå, med RISC-V som en åpen standard ISA, kan enhver utvikler utforske det komplette spekteret av designegenskaper som tilbys av ISA-spesifikasjonen. På samme måte må alle brukere som velger å utvide, modifisere eller bygge en kundespesifisert prosessorkjerne også måtte forholde seg til designverifikasjonskravene.

Den nye RVVI åpne standarden og metodikken er basert på en åpen spesifikasjon (se denne linken på GitHub) og kan tilpasses enhver konfigurasjon som er tillatt innenfor RISC-V spesifikasjonene.

Powered by Labrador CMS