Ny plattform fra Mentor

I dag lanserer Mentor Graphics sin nye Scalable Verification plattform som kombinerer støtte for flere standarder, nye verktøy og en ny "design for verifikasjon" metodikk som skal forkorte tidkrevende funksjonsverifiksjonssyklyser og redusere kostbare redesign av integrerte kretser.

- Verifikasjon er den delen av designprosessen som tar mest tid i dag, sier Robert Hum, direktør for Mentors Design, Verification & Test Division, til Elektronikk. Han viser bl.a. til en studie som avdekker at mer enn 60% av alle IC/ASIC design trenger 2 eller flere omganger. Og feilene skriver seg oftere fra spesifiseringen enn fra selve implementeringen. Derfor trenger markedet verktøy som tar tak i designet på et tidligere stadium, understreker han.

Dessuten har brukerne ønsket seg økt skalerbarhet, både i abstraksjon og ytelse, får vi vite. Kjernen i denne lanseringen er ModelSim 5.8, som er et kraftig utvidet verifikasjonsmiljø for systemnivå verifisering og debugging av ASIC og SoC. I tillegg kommer VStation Pro, en 120 millioner porters emulator, og verifikasjonsakselleratoren VStation TBX. Sistnevnte er en testbenkgenerator som gjør at maskinvareassisterte verifikasjoner kan kjøres 100 - 1000 ganger raskere, ifølge Hum.

Plattformen skal være den første som inkluderer standardstøtte for de fleste eksisterende og fremvoksende designspråkene Verilog 2001, VHDL, SystemVerilog (første fase av v3.1), SystemC 2.0.1, og Property Specification Language 1.0 (PSL).