Leverer 65 nanometer
Monterey, California: Chartered Semiconductor Manufacturing sier at de nå kan tilby designferdig 65nm prosessplattform for de som vil være tidlig ute med denne arkitekturen.
Denne artikkelen er 2 år eller eldre
Halvlederprodusenten har utviklet plattformen i samarbeid med ingeniører fra IBM, Infineon og Samsung. Dette kom frem under konferansen Electronics Summit 2005 som finner sted denne uken i Monterey, California.
Tilgjengelig allerede nå, tilbys en 65nm designmanual og SPICE-modeller. Prosessene og designtekniske parametre og spesifikasjoner er tilgjengelig både for basis- og laveffektprosesser. Planen er at de skal tilby multiprosjektskiver (Multi Project Wafers - MPW) fra sin 300 mm Fab 7 i fjerde kvartal 2005. Pilotproduksjon er forventet å starte tidlig i 2006.
Det største problemet med større porttetthet er selvfølgelig strømforsyningen, men de hevder at de har fått til en balanse mellom ytelse og effektforbruk. Mandag sa representanter fra Chartered at problemet med det som kalles gate leakage, eller portlekkasje mht strøm, faktisk er blitt forbedret.
Den nye plattformen er rettet mot applikasjoner som logikk, mikset signal og multiple inn/ut-spenninger. Det tilbys en trippelport oksid-opsjon med opp til ni lag kobberforbindelser pluss redistribusjons-lag.
Sammenlignet med 90nm har 65nm-prosessen en lineær reduksjon på 28 prosent mht. layout-regler og en reduksjon i brikkeareale på 50 prosent samtidig som porttettheten økes med 200 prosent.
Mer info: www.charteredsemi.com
